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Table 1-31:
R
Configurations for Clock Source and Frequency Options
Detailed Description
N0
DIP Switch SW6 [1:8] Value
N1 N2 M0 M1 M2 SEL1 SEL0
Input Ref
Clock
(MHz)
M Divider N Divider
Value Value
V CO
(MHz)
Output
Frequency
(MHz)
Application
1
0
0
1
0
1
1
1
0
1
1
1
0
0
0
1
0
1
1
1
0
1
0
0
1
1
1
0
1
0
0
0
0
0
1
1
0
0
0
1
0
0
0
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
19.44
19.44
19.44
19.44
25
25
25
25
25
25
32
32
32
32
25
25
24
24
24
25
4
8
1
2
5
10
6
4
8
4
622.08
622.08
622.08
622.08
625
625
600
600
600
625
155.52
77.76
622.08
311.04
125
62.5
100
150 (1)
75
156.25
SONET
SONET
SONET
SONET
Gigabit Ethernet
Gigabit Ethernet
PCI Express
SATA
SATA
XAUI/SRIO
Notes:
1. Factory default setting.
2. A 1 equates to the DIP switch in the on position.
3. For Fibre Channel support, see Answer Record 24918 .
The native output of the ICS843001-21 is LVPECL, so a resistor network is present to
change the voltage swing to LVDS levels. The LVDS output is then multiplexed out
through Series AC coupling capacitors to allow the clock input of the FPGA to set the
common mode voltage.
SATA GTP/GTX Transceiver Clock Generation
An Integrated Circuit Systems ICS844051-1 chip generates a high-quality, low-jitter,
75-MHz or 150-MHz LVDS clock from an inexpensive 25-MHz crystal oscillator. This clock
is sent to the GTP/GTX transceiver driving the SATA connectors. Jumper J56 sets the
SATA GTP/GTX transceiver clock frequency (see Table 1-32 ). Series AC coupling
capacitors are also present to allow the clock input of the FPGA to set the common mode
voltage.
Table 1-32:
Configuration for SATA GTP/GTX Clock Signals
SATA Clock Signal
SATA Clock Frequency
Board Connection
Jumper J56
? Jumper Off = 75 MHz
? Jumper On = 150 MHz
SGMII / Loopback GTP/GTX Transceiver Clock Generation
An Integrated Circuit Systems ICS844021I chip generates a high-quality, low-jitter,
125-MHz LVDS clock from an inexpensive 25-MHz crystal oscillator. This clock is sent to
the GTPs driving the SGMII or onboard loopback interfaces. Series AC coupling capacitors
are also present to allow the clock input of the FPGA to set the common mode voltage.
ML505/ML506/ML507 Evaluation Platform
UG347 (v3.1.2) May 16, 2011
www.xilinx.com
47
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